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5.5.5 异步静态存贮器

嵌入式系统(修订本)——Intel XScale 结构与开发 陈章龙 著

一、异步静态存贮器控制存贮器(MSC0~2

MSC0~2 可读/写,它们用于设置对应于片选对nCS1,0,nCS3,2,nCS5,4 的静态存贮器(或 可变延迟 I/O)。每个寄存器的高半字和低半字分别对应一根片选信号。时间场的单位为存 贮器时钟周期。

在向MSC 寄存器编程后,必须先读出该MSC 以保证该命令已被接收,然后才可访问对 应的存贮器
如nCS3~0 的任一区由SXCNFG 的SXEx 设置为同步静态存贮器,除了数据密度(MSCi
的RBWx)外,不理采MSC0 或MSC1 的对应位。

位31、位15:RBUFFx,RBUFFy——返回数据缓冲器或流水特性。 在系统中使用较慢的存贮器器件(如VLIO,慢速SRAM/ROM),这位必须
清 0 以允许系统在从该器件读数据时不处于空闲状态。通过清 0 它,系统允许同 时处理其他信息。在置位时,在所有数据从器件返回前,暂停内部总线。RBUFF 位不影响外部存贮器总线。一旦存贮器总线开始一次传输操作,在它完成前不能 进行下一次传输操作
对一个区,允许同步静态存贮器时,它置为流水特性。

0=慢速器件(返回数据缓冲器)

1=快速器件(流水特性)

位30~28、位14~12:RRRx,RRRy——ROM/SRAM 恢复时间。 在读/写至下一个片选(包括同一静态存贮器区)的片选或nSDCS 有效时间
等于RRR*2memclk。
位27~24,位11~8:RDNx、RDNy——下一次存贮器访问延迟。
对成批ROM 或FLASH 的后继访问,地址至数据有效为RDN+1memclk。对 SRAM 的写访问,nWE 有效时间等于RD+1 memclk。对可变延迟I/O 的每个单次 读/写访问,nOE(nPWE)有效时间等于RN+1 memclk,它必须大于等于2。
位23~20,位7~4:RDFx,RDFy——存贮器第一次访问延迟。

编程的RDF 值

实际的RDF 值

0~11

0~11

12

13

13

15

14

18

15

23

对第一次该访问,地址至数据有效为RDF+2 memclk。
对非成批方式的后继访问,地址至数据有效为RDF+ 1memclk。 对非成批方式的写访问,nWE 有效时间等于RDF+ 1memclk。
对可变延迟I/O 每个单次读/写访问,nOE/nPWE 有效时间等于RDF+1 memclk.
位19、位3:RBWx,RBWy——存贮器总线宽度。

0=32 位

1=16 位

位18~16,位2~0:存贮器类型。

000=非成批ROM 或FLASH 存贮器。

001=SRAM

010=每批四字ROM 或FLASH(带非成批写)。

011=每批八字ROM 或FLASH(带非成批写)。

100=可变延迟I/O(VLIO)。

101~111=保留。

注:对MSC0,X 为1,Y 为0;MSC1,X 为3,Y 为2;MSC2,X 为5,Y 为4。 它们分别对应于片选nCS0~5。
表5-21 给出各种异步静态存贮器类型的时序。
表5-21 异步静态存贮器和可变延迟I/O

MSCx

[RTx]

设备类型

定时器(存储器时钟)

MSCx

[RTx]

设备类型

Burst 读地址

置位

nOE

置位

Burst nOE

清除

Burst 写地址 置位

nWE

置位

Burst new 清 除

000

Non-burst

ROM or

Flash

RDF+1

RDF+1

0

N/A

RDF+1

N/A

001

SRAM

RDN+1

RDN+1

0

RDN+2

RDN+1

1

010

Burst-of-4

ROM or Flash(no burst write)

RDF+1 (0,4) RDN+1

(1:3,5:7)

RDF+1 (0,4) RDN+1

(1:3,5:7)

0

N/A

RDF+1

N/A

011

Burst-of-8

ROM or Flash(no burst write)

RDF+1(0) RDN+1(1:7)

RDF+1(0) RDN+1(1:7)

0

N/A

RDF+1

N/A

100

可变延迟

I/O

RDF+ RDN+2

+waits

RDF+1

+waits

RDN+1

RDF+ RDN+2

+waits

RDF+1

+waits

RDN+1

二、ROM 接口
应用处理机可与成批或非成批ROM 接口。MSCx 的RDF 场为非成批ROM 的数据延迟 或成批 ROM 的第一次延迟。RDN 为成批 ROM 的后继数据延迟。RRR 为至下一个不同类 型存贮器的延迟,以允许现行ROM 数据总线变为三态。
三、SRAM 接口
应用处理机可与16 位或32 位异步SRAM 接口,使用DQM 脚作为写入时的字节选择,

nCS5~0 为 SRAM 块片选,nOE 用于读出,nWE 为写入。地址线 MA25~0 允许每块最大为

64M 字节。

它的定时与非成批ROM 相同。MSCx 的RDF 选择读出延迟,RDN 场控制nWE 有效时 间,RRR 为从nCS 无效至下一次访问其他存贮器区的时间。
四、可变延迟 I/OVLIO)接口

VLIO 读访问与 SRAM 读访问的不同之处在于成批读出的每一次均改变 nOE。第一个 nOE 在 nCSx 有效后两个存贮器周期后有效。对 VLIO 写入使用 nPWE 而不是 nWE,使执 行VLIO 传送时可执行SDRAM 刷新。

RDY 为电平控制。RDY 为高时,I/O 器件准备好数据传送。

五、FLASH 存贮器接口。
应用处理机提供与SRAM 类似的接口以访问FLASH 存贮器。MSCx 的RDF 场为非成批 FLASH 的读出延迟或成批 FLASH 的第一次读出延迟。RDF 场也控制写入 FLASH 的 nWE 为低的时间。RDN 场控制成批 FLASH 的后继读出访问时间和写入非成批 FLASH 的 nWE 为低的时间。RRR 为nCS 无效至下一次以不同存贮器读出的延迟。
读出FLASH 存贮器的要求:

z FLSH 的缺省值为读阵列方式,允许以 FLASH 的成批读出,包括指令快存和从

FLASH 的DMA 读出操作。

z 在读出前软件应分开命令和数据,并把命令写入FLASH。存贮器控制器在FLASH

读出前不插入任何命令。 写入FLASH 存储器的要求:

z FLASH 存储器空间必须是非快存和非缓冲的。

z 不支持成批写入FLASH。写入FLASH 必须与接入数据总线上的器件的宽度相同, 如不能向32 位数据总线执行字节写入。在16 位总线上可执行2 字节写入,32 位总 线可执行4 字节写入。

z 对异步写入 FLASH 命令和数据必须用分开的写指令写入存储器控制器,第一个为 命令,第二个为数据。

z 存储器控制器在 FLASH 写前不插入任何命令。软件必须按正确的顺序写入命令和 数据。

z FLASH 写入不能为成批方式,不能使用DMA 写FLASH。